BEGIN:VCALENDAR
VERSION:2.0
PRODID:-//TUC//Events//EN
CALSCALE:GREGORIAN
BEGIN:VTIMEZONE
TZID:Europe/Athens
TZNAME:EEST
DTSTART:19700329T030000
RRULE:FREQ=YEARLY;BYDAY=-1SU;BYMONTH=3
BEGIN:STANDARD
TZOFFSETFROM:+0200
TZOFFSETTO:+0300
TZNAME:EET
DTSTART:19701025T040000
RRULE:FREQ=YEARLY;BYDAY=-1SU;BYMONTH=10
END:STANDARD
END:VTIMEZONE
BEGIN:VEVENT
CREATED:20260218T092033Z
LAST-MODIFIED:20260218T092033Z
DTSTAMP:20260909T123839Z
UID:1788946719@tuc.gr
SUMMARY:Παρουσίαση Διπλωματικής Εργασίας κ. 
 Ραφαήλ Χατζηπαντελή - Σχολή ΗΜΜΥ
LOCATION:
DESCRIPTION:https://www.ece.tuc.gr/el/katalogos-
 ekdiloseon?tx_tucevents2_tuceventsdi
 splay%5Baction%5D=show&tx_tucevents2
 _tuceventsdisplay%5Bcontroller%5D=Ev
 ent&tx_tucevents2_tuceventsdisplay%5
 Bevent%5D=8314&cHash=c37f58397011b8c
 a484a13fc6c0aa390\nΠΟΛΥΤΕΧΝΕΙΟ ΚΡΗΤΗ
 Σ\n Σχολή Ηλεκτρολόγων Μηχανικών και
  Μηχανικών Υπολογιστών\n Πρόγραμμα Π
 ροπτυχιακών Σπουδών\n ΠΑΡΟΥΣΙΑΣΗ ΔΙΠ
 ΛΩΜΑΤΙΚΗΣ ΕΡΓΑΣΙΑΣ\n Ραφαήλ Χατζηπαν
 τελή\n με θέμα\n Έρευνα σε Εκπαιδεύσ
 ιμα Νευρομορφικά Ολοκληρωμένα Κυκλώμ
 ατα Χαμηλής Ισχύος\n Research toward
 s Low Power Trainable Neuromorphic I
 ntegrated Circuits\n Εξεταστική Επιτ
 ροπή\n Καθηγητής Ματτίας Μπούχερ (επ
 ιβλέπων)\n Αναπληρωτής Καθηγητής Ευά
 γγελος Καλογεράκης\n Δρ Κωνσταντίνος
  Βρυσσάς (ΑΡΓΩ ΗΜΙΑΓΩΓΟΙ Α.Ε.)\n Περ
 ίληψη\n Στην σύγχρονη εποχή, ο αριθμ
 ός των εφαρμογών που ενσωματώνουν τη
 ν Τεχνητή Νοημοσύνη (ΤΝ) αυξάνεται ρ
 αγδαία. Η ταχύτατη αυτή αύξηση έχει 
 οδηγήσει στην ιλιγγιώδης ζήτηση ικαν
 ότερου και περίπλοκου υλικού λογισμι
 κού καθώς και ενεργειακών υποδομών. 
 Τα Νευρωνικά Δίκτυα (ΝΔ) αποτελούν τ
 ην πλέον υιοθετημένη μορφή Τεχνητής 
 Νοημοσύνης, υποσχόμενα εξαιρετικές ι
 κανότητες μοντελοποίησης και επίδοση
 ς, παραμένοντας όμως υπολογιστικά απ
 αιτητικά. Για την αντιμετώπιση αυτών
  των ζητημάτων, ερευνώνται διαφορετι
 κοί τύποι ενεργειακά αποδοτικότερων 
 Νευρωνικών Δικτύων, όπως τα Αναλογικ
 ά Νευρωνικά Δίκτυα και τα Νευρομορφι
 κά συστήματα. Τα Νευρομορφικά Δίκτυα
  συνιστούν μία μορφή ΝΔ, υλοποιημένα
  σε επίπεδο υλικού εξοπλισμού, όπου 
 τα δεδομένα κωδικοποιούνται απευθεία
 ς μέσα σε κυκλώματα, αναπαριστώμενα 
 μέσω φυσικών μεγεθών όπως η τάση, το
  ρεύμα και η αγωγιμότητα. Στην παρού
 σα εργασία, ερευνήθηκε μία αναλογική
  υλοποίηση ενός ΝΔ με ένα μοναδικό κ
 ρυφό επίπεδο σε τεχνολογία 22nm 0.8V
  FDSOI, προσαρμόζοντας την σχεδίαση 
 της προηγουμένως προτεινόμενης Εκπαι
 δεύσιμης Αναλογικής Μονάδας (ΕΑΜ), α
 ρχικά σχεδιασμένη σε τεχνολογία 65nm
  bulk CMOS. Για την ανάπτυξη του δικ
 τύου κρίθηκε απαραίτητη η προσαρμογή
  κυκλωμάτων καθρεπτών ρευμάτων, δικτ
 ύων M-2M, D/A μετατροπέων και τελεστ
 ικών ενισχυτών, με ορισμένες υλοποιή
 σεις να μην εμφανίζονται στην βιβλιο
 γραφία για την FDSOI τεχνολογία. Η π
 ροτεινόμενη προσέγγιση επιτυγχάνει μ
 έγιστη κατανάλωση 240nW ανά νευρώνα 
 και μονάδας βάρους-εξόδου, διατηρώντ
 ας σταθερή απόδοση και υψηλή ακρίβει
 α πρόβλεψης.\n Abstract\n In today's
  world, the number of applications i
 ncorporating Artificial Intelligence
  (AI) is ever increasing. This rapid
  expansion of AI has led to the blis
 tering demands of faster, more compl
 ex hardware and energy requirements,
  raising significant infrastructure 
 concerns. Among the various models o
 f AI, Neural Networks (NN) are one o
 f the most prominent and widely adop
 ted concepts, promising great modeli
 ng capabilities and generalization p
 erformance, yet being computationall
 y intensive. To address these issues
 , research is directed towards alter
 native, more energy efficient implem
 entations of Neural Networks, such a
 s Analog Neural Networks and Neuromo
 rphic systems. Neuromorphic Networks
  (NN) are a biologically-inspired, h
 ardware-based type of Neural Network
 , where the network's data are inscr
 ibed directly in the circuit and inf
 ormation is encoded in physical quan
 tities such as voltage, current, and
  conductance. In this work, an analo
 g implementation of a single hidden 
 layer NN in 22nm 0.8V FDSOI technolo
 gy was studied, adapting the design 
 of the previously proposed Trainable
  Analog Block (TAB), originally fabr
 icated in 65nm bulk CMOS. For the de
 velopment of the network circuits su
 ch as current mirrors, M-2M ladders,
  D/A Converters and operational ampl
 ifiers, had to be modified according
 ly, with some of these realizations 
 not yet reported in the literature f
 or the FDSOI technology. A maximum p
 ower consumption of 240nW per neuron
  and output-weight block was achieve
 d, while maintaining robust and accu
 rate performance.\n
STATUS:CONFIRMED
ORGANIZER;RSVP=FALSE;CN=TUC;CUTYPE=TUC:mailto:webmaster@tuc.gr
DTSTART:20260220T171500
DTEND:20260220T181500
TRANSP:OPAQUE
CLASS:DEFAULT
END:VEVENT
END:VCALENDAR